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1．1简介3

1．1．1微处理器的分类3

1．1．2微处理器的分代5

1．2微处理器出现以前7

1．2．1算盘7

1．2．2分析机9

1．2．3 ENIAC10

1．2．4冯·诺依曼结构11

1．2．5 UNIVAC-I12

1． 3 CISC时期12

1．3．1微处理器的诞生13

1．3．2 CISC微处理器的繁荣16

1．3．3 CISC设计思想19

1．3．4指令使用的研究统计21

1． 4 RISC时期22

1．4．1 RISC的提出22

1．4．2高性能RISC微处理器23

1．4．3 RISC的设计思想27

1．4．4 CISC的继续发展29

1．5后RISC31

1．5．1后RISC时期的特点31

1．5．2后RISC时期的新型结构33

1．5．3后RISC时期的CISC与RISC35

1．6微处理器带来的冲击36

1．6．1微型计算机的繁荣36

1．6．2工作站的发展37

1．6．3用商品化微处理器构造超级计算机38

1．6．4微机和工作站互连集群39

1．7微处理器发展的动力40

1．7．1需求动力40

1．7．2技术动力41

1．7．3产业动力41

1．8微处理器体系结构设计的重要思想42

1．8．1微处理器设计的影响因素42

1．8．2系列化思想43

1．8．3分层思想44

1．8．4子集与超集的思想47

1．8．5几个对立的观点49

1．9小结52

2．1简介53

2．1．1时间度量54

2．1．2性能评估和测试的方法55

2．1．3性能测试策略56

2．2简单的性能模型56

2．2．1计算机的性能比较56

2．2．2加速比57

2．2．3 CPU性能公式59

2．2．4考虑访存延迟的CPU性能公式61

2．3基准程序63

2．3．1 MIPS和MFLOPS指标64

2．3．2基准程序的由来66

2．3．3基准程序的分类68

2．3．4基准程序的用途71

2．4 SPEC基准程序组74

2．4．1 SPEC概述74

2．4．2 SPEC CPU基准程序组76

2．4．3实际应用基准测试90

2．5模拟器92

2．5．1常用模拟器93

2．5．2 SimpleScalar简介94

2．5．3 SimpleScalar的组成95

2．6小结97

3．1简介98

3．1．1时间并行和空间并行98

3．1．2控制并行和数据并行99

3．1．3并行性的实现要素100

3．1．4并行的级别100

3．2比特级并行101

3．2．1字长101

3．2．2 64位高性能微处理器102

3．3标量级并行103

3．3．1向量处理方式103

3．3．2标量级并行处理器104

3．4指令级并行105

3．4．1基本原理105

3．4．2指令并行度和处理器并行度106

3．4．3 ILP体系结构107

3．5线程级并行109

3．5．1多线程原理109

3．5．2线程级并行体系结构110

3．6程序中可用的并行性110

3．6．1相关性的限制110

3．6．2不同程序的ILP的差异114

3．6．3 ILP极限研究115

3．7并行性的析取118

3．7．1建立指令窗口119

3．7．2确定和消除相关120

3．7．3调度指令121

3．8微处理器的硬件支持122

3．8．1传统机制122

3．8．2寄存器文件123

3．8．3指令发射部件124

3．8．4动态前瞻125

3．9小结126

4．1指令的构成128

4．1．1操作数129

4．1．2操作码130

4．1．3寻址技术131

4．2指令集分类132

4．2．1分类依据132

4．2．2通用寄存器型指令集结构133

4．2．3通用寄存器型指令集结构的分类134

4．3指令行为研究136

4．3．1指令使用频率136

4．3．2数据类型的访问统计137

4．3．3控制指令138

4．3．4寻址方式的研究139

4．3．5立即数的范围140

4．3．6偏移量的统计142

4．4指令兼容技术143

4．4．1典型二进制兼容技术144

4．4．2兼容的指令集体系结构145

4．4．3软件解释145

4．4．4微代码仿真器145

4．4．5二进制翻译146

4．4．6本地编译器146

4．5多媒体指令扩展147

4．5．1指令扩展概述147

4．5．2子字算术指令148

4．5．3数据重整指令149

4．5．4格式化指令150

4．5．5条件指令152

4．5．6复杂指令152

4．5．7存储器指令153

4．6字节顺序与对齐153

4．6．1字节顺序问题154

4．6．2对齐问题158

4．7 IA-64指令系统159

4．7．1指令类型159

4．7．2指令功能160

4．7．3指令模板163

4．8小结164

5．1概述167

5．1．1调度的作用168

5．1．2调度分类171

5．2程序的表述和执行171

5．2．1程序的表示171

5．2．2程序表述顺序172

5．2．3控制驱动表述173

5．2．4数据驱动表述174

5．2．5控制驱动任务中的数据驱动表述175

5．2．6程序的执行顺序175

5．3调度所需的程序信息176

5．3．1程序基本块划分177

5．3．2基本块的数据流图179

5．3．3优先图180

5．3．4关键路径的概念182

5．3．5资源保留表183

5．4基本块内的软件调度算法184

5．4．1最优调度的开销184

5．4．2有向无环图DAG指令调度185

5．4．3线性压缩算法指令调度186

5．4．4搜索树算法187

5．4．5列表调度187

5．4．6调度顺序的影响192

5．4．7其他的调度方法194

5．5跨越基本块的软件调度方法196

5．5．1循环展开196

5．5．2踪迹调度197

5．5．3过滤调度199

5．5．4超块调度200

5．5．5甚块调度200

5．5．6软件流水200

5．5．7推进203

5．6调度器和编译器的关系204

5．6．1寄存器分配和调度的交互204

5．6．2编译时调度和编译后调度206

5．7判断并消除相关性208

5．7．1静态消除存储器地址歧义209

5．7．2软件寄存器重命名210

5．7．3归约变量扩展210

5．8记分牌211

5．8．1记分牌的结构212

5．8．2指令执行的步骤213

5．8．3数据结构214

5．8．4记分牌控制215

5．8．5记分牌评价216

5．9 Tomasulo算法218

5．9．1 Tomasulo算法的思想218

5．9．2 Tomasulo算法的流水线220

5．9．3保留站的内容222

5．9．4 Tomasulo算法的评价224

5．10硬件前瞻执行226

5．10．1重定序缓冲区226

5．10．2前瞻执行的步骤228

5．10．3硬件前瞻评价230

5．11其他硬件调度方法231

5．11．1寄存器更新部件231

5．11．2分派栈232

5．11．3 DRIS232

5．11．4分离执行233

5．12小结234

6．1概述236

6．1．1分支对单指令流水线的影响237

6．1．2分支对ILP的影响237

6．1．3程序中分支的行为特点238

6．1．4如何处理分支240

6．2分支消除241

6．2．1循环展开242

6．2．2循环剥落242

6．2．3函数内联242

6．2．4条件执行243

6．3分支延迟243

6．3．1分支延迟槽244

6．3．2快速比较246

6．3．3分支压缩248

6．3．4分支扩散249

6．3．5分支折叠250

6．4静态分支预测251

6．4．1预测分支成功252

6．4．2预测分支失败252

6．4．3根据操作码预测252

6．5动态分支预测253

6．5．1分支标志预测253

6．5．2一级分支预测234

6．5．3两级分支预测259

6．5．4两级自适应分支预测的改进264

6．5．5前瞻（Look-Ahead++265

6．6分支目标缓冲区265

6．7其他分支处理技术271

6．7．1循环缓冲区271

6．7．2共享流水线多处理器272

6．7．3预取分支目标272

6．7．4数据预取目标272

6．7．5准备分支273

6．7．6多指令流273

6． 8 Itanium处理器的分支处理器机制274

6．8．1推测执行274

6．8．2动态预测277

6．8．3静态分支预测280

6．8．4预测机制282

6．9小结284

7．1概述285

7．1．1 Cache285

7．1．2延迟隐藏技术287

7．2数据预取288

7．2．1基本思想289

7．2．2显式预取291

7．3软件数据预取292

7．3．1软件预取的实现292

7．3．2软件预取的缺点296

7．3．3非阻塞load指令297

7．4硬件数据预取298

7．4．1顺序预取298

7．4．2流缓冲区302

7．4．3时间局部性预取303

7．4．4跨距预取303

7．4．5软件预取和硬件预取的比较309

7．5指令预取310

7．5．1预取下一行311

7．5．2表预取312

7．5．3错误路径预取313

7．5．4基于分支预测的预取技术314

7．6踪迹cache技术316

7．6．1基本思想316

7．6．2下一条踪迹预测技术318

7．6．3踪迹cache的实例318

7．6．4踪迹与其他技术的比较319

7．7前瞻访问320

7．7．1控制前瞻321

7．7．2数据前瞻322

7．7．3前瞻与踪迹cache的关系323

7．8小结324

8．1简介327

8．1．1基本思想327

8．1．2流水线加速比328

8．2最简单的流水线：ARM7嵌入式微处理器329

8．2．1 ARM7体系结构简述330

8．2．2简单的三级流水线330

8．3超流水：MIPS R4400微处理器333

8．3．1 MIPS R4400333

8．3．2 MIPS整型流水线334

8．4超级流水线：Pentium 4通用微处理器335

8．4． 1 Pentium 4体系结构概述336

8．4．2超级流水线338

8．4．3超级流水线的讨论339

8．5前后端分离的流水线：Itanium处理器340

8．5．1流水线概述340

8．5．2分离缓冲区342

8．6微流水线：一种异步流水线342

8．7小结345

9．1早期的向量处理机和SIMD处理机346

9．1．1 Cray向量计算机346

9．1．2典型的SIMD处理器348

9．2向量微处理器：T0349

9．2．1 T0向量微处理器的结构350

9．2．2桌面向量计算的优势352

9．2．3通用微处理器的多媒体指令扩展353

9．3 Intel Pentium MMX353

9．3．1定义过程354

9．3．2基本概念357

9．3．3特点363

9．3．4完全向后兼容367

9．3．5 SSE简介371

9．3．6性能优势372

9．4 Sun UltraSPARC VIS375

9．4．1新的体系结构376

9．4．2针对图形设计的数据结构376

9．4．3提高图形处理性能的专用指令集378

9．4．4支持实时视频381

9．5 PA-RISC MAX382

9．5．1 MAX指令扩展382

9．5．2并行子字指令383

9．5．3子字重整指令385

9．6 PowerPC A1tiVec387

9．6．1 A1tiVec结构387

9．6．2 AltiVec指令388

9．7小结390

10．1概述391

10．1．1分类391

10．1．2串行体系结构和超标量392

10．1．3相关性体系结构和数据流处理器394

10．1．4无关性体系结构395

10．2超标量397

10．2．1超标量流水线398

10．2．2指令发射和指令并行399

10．2．3动态调度的超标量403

10．2．4典型微处理器的发射度304

10．2．5超标量流水线的性能305

10．3．数据流305

10．3．1静态数据流306

10．3．2标识令牌数据流307

10．3．3显式令牌存储器309

10．3．4混合数据流410

10．4超长指令字312

10．4．1 VLIW结构和指令格式413

10．4．2超长指令字的前景413

10．5超标量微处理器：Alpha 21264414

10．5．1流水线415

10．5．2微体系结构416

10．5．3分支预测418

10．5．4增强多媒体指令扩展419

10．6 EPIC微处理器：Itanium420

10．6．1设计目标420

10．6．2 EPIC结构421

10．6．3指令处理421

10．6．4指令执行421

10．6．5控制422

10．6．6存储器子系统423

10．6．7 IA-32指令执行424

10．7 VLIW微处理器：Crusoe424

10．7．1关键技术425

10．7．2 Crusoe处理器的基本组成426

10．7．3代码翻译软件428

10．7．4划分软硬件界面430

10．7．5译码和调度430

10．7．6代码的缓存431

10．7．7过滤432

10．7．8预测和路径选择432

10．8各种结构的比较433

10．8．1 VLIW和超标量的比较433

10．8．2 VLIW和EPIC434

10．9多发射处理器受到的限制435

10．10小结438

11．1多线程超标量439

11．1．1同时多线程SMT439

11．1．2前瞻性多线程440

11．1． 3 SPSM442

11．2多标量444

11．2．1基本思想444

11．2．2微体系结构447

11．3 Trace处理器447

11．3．1基本结构447

11．3．2 Trace处理器的关键技术449

11．3．3多路径Trace处理器450

11．4单芯片多处理器452

11．4．1多处理器芯片SCMP的总体结构452

11．4．2处理单元PE的结构及数目453

11．4．3片内高速总线IHSBUS454

11．4．4 cache层次结构454

11．4．5输入输出缓冲区456

11．4．6基于高频源同步总线SSB和包交换的系统接口方式457

11．4．7多处理器芯片元件估算459

11．4．8多处理器芯片片内cache一致性459

11．5 Alpha 21464的同时多线程464

11．5．1抽象结构464

11．5．2性能提高465

11．6 Power4多处理器芯片466

11．7 MAJC微处理器467

11．7．1 MAJC结构主要具备以下特性467

11．7．2 MAJC结构的分层体系和指令片结构468

11．7．3指令级并行469

11．7．4线程模型471

11．7．5系统级芯片／多处理器系统级芯片474

11．7．6 MAJC5200芯片475

11．8多线程与单芯片多处理器的比较476

11．8．1存储477

11．8．2编译器支持478

11．8．3性能结果478

11．8．4结论482

11．9小结483

12．1当前的微处理器484

12．2未来发展趋势487

12．2．1 CMOS工艺技术487

12．2．2体系结构488

12．3发展具有自主知识产权微处理器的思考489

参考文献493