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第1章　SoC设计绪论1

1.1　微电子技术概述1

1.1.1　集成电路的发展1

1.1.2　集成电路产业分工2

1.2　SoC概述3

1.2.1　什么是SoC3

1.2.2　SoC的构成3

1.2.3　SoC的优势4

1.3　SoC设计的发展趋势及面临的挑战5

1.3.1　SoC设计技术的发展与挑战5

1.3.2　SoC设计方法的发展与挑战10

1.3.3　未来的SoC12

本章参考文献13

第2章　SoC设计流程14

2.1　软、硬件协同设计14

2.1.1　软、硬件协同设计方法14

2.2　基于标准单元的SoC芯片设计流程16

2.2.1　设计流程16

本章参考文献20

第3章　SoC设计与EDA工具21

3.1　电子系统级设计与工具21

3.2　验证的分类及相关工具21

3.2.1　验证方法的分类22

3.2.2　动态验证及相关工具22

3.2.3　静态验证及相关工具24

3.3　逻辑综合及综合工具25

3.3.1　EDA工具的综合流程25

3.3.2　EDA工具的综合策略25

3.3.3　优化策略26

3.3.4　常用的逻辑综合工具26

3.4　可测性设计与工具27

3.4.1　测试和验证的区别27

3.4.2　常用的可测性设计27

3.5　布局布线与工具30

3.5.1　EDA工具的布局布线流程30

3.5.2　布局布线工具的发展趋势30

3.6　物理验证／参数提取与相关的工具31

3.6.1　物理验证的分类31

3.6.2　参数提取31

3.7　著名EDA公司与工具介绍33

3.8　EDA工具的发展趋势35

本章参考文献36

第4章　SoC架构设计及电子系统级设计37

4.1　SoC中常用的处理器和DSP37

4.2　SoC中常用的总线41

4.3　SoC中典型的存储器45

4.4　多核SoC的架构设计46

4.4.1　可用的并发性46

4.4.2　多处理器SoC设计中的架构选择47

4.4.3　一种典型的多核SoC——TI的开放式多媒体应用平台架构48

4.5　SoC中的软件结构49

4.6　电子系统级（ESL）设计50

4.6.1　ESL发展的背景50

4.6.2　ESL设计基本概念51

4.6.3　ESL设计阶段及目标51

4.6.4　ESL设计的流程53

4.6.5　ESL设计的特点54

4.6.6　ESL设计的核心——事务级建模57

4.6.7　事务级建模语言简介及设计实例64

4.6.8　ESL设计的挑战75

本章参考文献76

第5章　IP复用的设计方法77

5.1　IP的基本概念和IP分类77

5.1.1　IP的定义77

5.1.2　IP的分类77

5.1.3　基于IP的可重用平台79

5.2　IP设计流程80

5.2.1　设计目标81

5.2.2　设计流程81

5.3　IP的验证86

5.4　IP核的选择88

5.5　IP市场89

5.6　IP复用技术面临的挑战91

5.7　IP标准组织93

本章参考文献94

第6章　RTL代码编写指南95

6.1　编写RTL代码之前的准备95

6.1.1　与团队共同讨论设计中的问题95

6.1.2　根据芯片结构准备设计说明书96

6.1.3　总线设计的考虑96

6.1.4　模块的划分97

6.1.5　对时钟的处理100

6.1.6　IP的选择及设计复用的考虑100

6.1.7　对可测性的考虑101

6.1.8　对芯片速度的考虑101

6.1.9　对布线的考虑102

6.2　可综合RTL代码编写指南102

6.2.1　可综合RTL代码的编写准则102

6.2.2　利用综合进行代码质量检查106

6.3　调用Synopsys DesignWare来优化设计106

本章参考文献107

第7章 同步电路设计及其与异步信号交互的问题108

7.1　同步电路设计108

7.1.1　同步电路的定义108

7.1.2　同步电路的时序收敛问题108

7.1.3　同步电路设计的优点与缺陷109

7.2　全异步电路设计110

7.2.1　异步电路设计的基本原理111

7.2.2　异步电路设计的优点与缺点112

7.3　异步信号与同步电路交互的问题及其解决方法113

7.3.1　亚稳态113

7.3.2　异步控制信号的同步及其RTL实现116

7.3.3　异步时钟域的数据同步及其RTL实现122

7.4　SoC设计中的时钟规划策略126

本章参考文献127

第8章　综合策略与静态时序分析方法128

8.1　逻辑综合128

8.1.1　什么是逻辑综合128

8.1.2　流程介绍128

8.1.3　SoC设计中常用的综合策略131

8.2　物理综合的概念132

8.2.1　物理综合的产生背景132

8.2.2　操作模式133

8.3　实例——用Synopsys的工具Design Compiler（DC）进行逻辑综合133

8.3.1　指定库文件134

8.3.2　读入设计135

8.3.3　定义工作环境135

8.3.4　设置约束条件136

8.3.5　设定综合优化策略139

8.3.6　设计脚本举例139

8.4　静态时序分析141

8.4.1　基本概念141

8.4.2　实例——用Synopsys的工具PrimeTime进行时序分析144

8.5　统计时序分析151

8.5.1　传统的时序分析的局限152

8.5.2　统计时序分析的概念152

8.5.3　统计时序分析的步骤153

本章参考文献153

第9章　SoC功能验证154

9.1　SoC功能验证基础知识154

9.1.1　SoC功能验证的概念154

9.1.2　SoC功能验证的问题154

9.1.3　SoC功能验证的发展趋势155

9.2　系统级验证155

9.2.1　系统级的功能验证155

9.2.2　软、硬件协同验证157

9.2.3　仿真与验证过程的自动化159

9.3　形式验证160

9.3.1　形式验证的理论基础161

9.3.2　相等性检查在SoC中的应用162

9.4　基于断言的验证163

9.4.1　断言语言164

9.4.2　基于断言的验证166

9.4.3　混合验证167

9.4.4　断言的其他用途167

本章参考文献169

第10章　可测性设计170

10.1　集成电路测试概述170

10.1.1　测试的概念和原理170

10.1.2　测试及测试矢量的分类170

10.1.3　自动测试设备171

10.2　故障建模及ATPG原理172

10.2.1　故障建模的基本概念172

10.2.2　常见故障模型173

10.2.3　ATPG基本原理175

10.2.4　ATPG的工作原理176

10.2.5　ATPG工具的使用步骤176

10.3　可测性设计基础177

10.3.1　可测性的概念177

10.3.2　可测性设计的优势和不足179

10.4　扫描测试（SCAN）179

10.4.1　基于故障模型的可测性179

10.4.2　扫描测试的基本概念180

10.4.3　扫描测试原理181

10.4.4　扫描设计规则183

10.4.5　扫描测试的可测性设计流程及相关EDA工具185

10.5　存储器的内建自测186

10.5.1　存储器测试的必要性186

10.5.2　存储器测试方法186

10.5.3　BIST的基本概念188

10.5.4　存储器的测试算法188

10.5.5　BIST模块在设计中的集成191

10.6　边界扫描测试193

10.6.1　边界扫描测试原理193

10.6.2　IEEE1149.1标准193

10.6.3　边界扫描测试策略和相关工具198

10.7　其他DFT技术199

10.7.1　微处理器核的可测性设计199

10.7.2　Logic BIST201

10.8　DFT技术在SoC中的应用202

10.8.1　模块级的DFT技术202

10.8.2　SoC中的DFT应用203

本章参考文献204

第11章　低功耗设计205

11.1　为什么需要低功耗设计205

11.2　功耗的类型207

11.3　低功耗设计方法211

11.4　低功耗技术212

11.4.1　工艺优化212

11.4.2　电压优化213

11.4.3　门控时钟技术214

11.4.4　门级优化技术218

11.4.5　低功耗SoC系统的动态管理220

11.4.6　低功耗SoC设计技术的综合考虑222

11.5　低功耗分析和工具222

11.6　低功耗设计趋势224

本章参考文献225

第12章　后端设计226

12.1　时钟树综合226

12.2　布局规划228

12.3　布线231

12.4　ECO技术232

12.5　功耗分析234

12.6　信号完整性的考虑236

12.6.1　信号完整性的挑战236

12.6.2　压降和电迁移238

12.6.3　信号完整性问题的预防、分析和修正239

12.7　物理验证239

12.8　可制造性设计／面向良品率的设计241

12.8.1　DFM/DFY的基本概念241

12.8.2　DFM/DFY方法241

12.8.3　典型的DFM/DFY问题及解决方法242

12.8.4　DFM/DFY技术的发展趋势245

12.9　后端设计技术的发展趋势245

本章参考文献246

第13章　SoC中数模混合信号IP的设计与集成248

13.1　SoC中的数模混合信号IP248

13.2　数模混合信号IP的设计流程249

13.3　基于SoC复用的数模混合信号（AMS）IP包250

13.4　数模混合信号（AMS）IP的设计及集成要点251

13.4.1　接口信号251

13.4.2　模拟与数字部分的整体布局251

13.4.3　电平转换器的设计252

13.4.4　电源的布局与规划253

13.4.5　电源／地线上跳动噪声的消除253

13.4.6　其他方面的考虑254

13.5　数模混合IP在SoC设计中存在的问题和挑战255

本章参考文献255

第14章　I/O环的设计和芯片封装257

14.1　I/O单元介绍257

14.2　高速I/O的噪声影响258

14.3　静电保护259

14.3.1　ESD的模型及相应的测试方法259

14.3.2　ESD保护电路的设计263

14.4　I/O环的设计265

14.4.1　考虑对芯片的尺寸的影响266

14.4.2　考虑对芯片封装的影响267

14.4.3　考虑对噪声的影响267

14.4.4　考虑对芯片ESD的影响268

14.5　SoC芯片封装268

14.5.1　微电子封装的功能268

14.5.2　微电子封装的发展趋势268

14.5.3　当前的封装技术269

14.5.4　封装技术发展的驱动力271

本章参考文献272

附录A　实验——基于ARM7TDMI处理器的SoC设计273

附录B　项目进度管理278

附录C　嵌入式系统设计286